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Une nouvelle architecture de puce pourrait étendre la loi de Moore
Dans l'industrie de la fabrication de puces, la meilleure façon d'augmenter la vitesse de l'électronique et de la rendre moins chère a toujours été de réduire les transistors d'une puce pour créer de la place pour plus. Mais maintenant, les chercheurs de Laboratoires Hewlett-Packard (HP) ont annoncé une approche radicalement différente : une conception qui crée de la place pour huit fois plus de transistors sur une puce, tout en évitant d'avoir à réduire la taille des transistors.
Ces barres transversales à l'échelle nanométrique, développées chez HP, pourraient conduire à une architecture de puce entièrement nouvelle qui améliorerait les performances de la puce sans rétrécir les transistors. Les barres transversales doivent être placées au-dessus des transistors, remplaçant les interconnexions filaires actuellement trouvées entre eux et libérant de l'espace pour plus de transistors.
Pendant longtemps, nous, dans l'industrie, avons été obsédés par cette idée qu'une capacité plus élevée [puces] et un coût inférieur équivaut à des transistors plus petits, et nous avons investi l'essentiel de nos efforts dans ce domaine, dit Stanley Williams , chercheur principal et directeur de la recherche en science quantique chez HP Labs. La nouvelle recherche, dit Williams, est la première preuve qu'il est possible d'améliorer considérablement les circuits intégrés sans rétrécir les transistors.
Les composants des puces sont devenus de plus en plus petits depuis les années 1960, conformément à la loi de Moore : la prédiction selon laquelle environ tous les deux ans, les circuits intégrés doubleront en capacité et en vitesse de transistor. Cependant, les ingénieurs savent que la taille des transistors atteindra sa limite physique au cours de la prochaine décennie. Le nouveau design de HP pourrait prolonger les années de la loi de Moore au-delà, dit Williams.
Le problème avec l'architecture des puces d'aujourd'hui est qu'un grand pourcentage de silicium n'est pas réellement utilisé pour les transistors. Au lieu de cela, une grande partie de l'immobilier en silicium est peuplée d'interconnexions en fil d'aluminium qui fournissent de l'énergie et des instructions au circuit. Donc, pour faire de la place pour plus de transistors, le chercheur de Williams et HP Greg Snider a conçu une puce avec les fils sur le dessus, au lieu d'entre les transistors. La recherche sera publiée dans le numéro du 24 janvier de Nanotechnologie .
Cette couche supérieure de câblage est basée sur une structure à barres transversales, une sorte de treillis métallique à l'échelle nanométrique, que les chercheurs des laboratoires HP développent pour les dispositifs de mémoire moléculaire depuis les années 1990. À chaque jonction du maillage, dit Williams, se trouve un interrupteur qui contrôle le flux d'électrons vers et depuis le transistor situé en dessous.
Les travaux de HP font suite à des recherches effectuées par Constantin Likharev , professeur de physique à l'Université Stony Brook, à New York, qui a proposé le premier de connecter des fils au sommet de transistors. Cependant, le schéma de Likharev nécessitait une manipulation atomique des nanofils, une impossibilité de fabrication, explique Williams. En revanche, dit Williams, la conception de HP a le potentiel d'être facilement intégrée dans une installation de fabrication de puces.
Actuellement, les chercheurs de HP développent un prototype de laboratoire utilisant la conception, et Williams s'attend à ce qu'il soit terminé d'ici la fin de l'année. D'ici 2010, dit-il, la technologie devrait être prête pour la fabrication.
La première application de la technologie sera très probablement dans un type de puce appelée matrices de portes programmables sur site (FPGA), qui ont la flexibilité d'être programmées pour accomplir une variété de tâches. Les FPGA sont généralement utilisés dans les étapes de conception des systèmes électroniques et de communication. Cependant, une fois les bogues éliminés de la conception, les fabricants remplacent les FPGA par des puces plus rapides et moins chères appelées circuits intégrés spécifiques à l'application (ASIC). La réduction de la taille et du coût des FPGA et l'augmentation de leur vitesse ont le potentiel de modifier l'équilibre entre les FPGA et les ASIC, explique Williams.